所以ddr的timing收敛包括两个部分。。
一是内部常规的r2r的收敛，一是与io关联的clock及data skew的收敛。
clock/data skew的收敛是区别于ddr和其它block的主要特征。

如图所示：
[attach]16[/attach]
ddr的原理是在接口处的data用clock rising edge和clock falling edge采到的data都有效，而不是普通电路中只有rising edge有效或只有falling edge有效。
既然是上下沿采样都有效，因此采样clock的高低电平所占用的时间相等，就是duty cycle为0.5。在此情况下，如上图所示，读时，两相邻的dff的clock隔了一个inverter，分别上下沿采样，分别送到这两个dff。这两个dff此后的电路即普通的数字电路。

写时同理，区别是多一个mux由clock分别选取两个dff的输出到接口上。