时序约束文件synopsys design constraint的常用命令分类如下：
[img=392,0]http://hyu5755190001.my3w.com/data/attachment/forum/201812/14/111827oeekx8m1xeen8xzx.png[/img] 
create_clock产生时钟定义
create_generated_clock定义generated时钟
set_clock_groups分组时钟，将与其它始终无timing talk的始终单独定义开来
set_max_delay约束特殊path的最大延时
set_false_path设置无timing check的path
set_multicycle_path设置多周期timing path
set_input_delay, set_output_delay约束io port的外部延时
set_case_analysis设置clock mux的选择端信号
set_disable_timing设置不参与timing check的cell的delay arc
sdc_interface设置input transition和output load