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作者: 走来走去 | 时间: 2026-11-06 15:34:21 | 访问: 35 [更新状态: 成功 (+1)]

DFT中的EDT（Embedded Deterministic Test）详解

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一、EDT是什么？
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在 DFT（Design for Testability，可测试性设计）中，EDT 是 Embedded Deterministic Test 
的缩写，中文称为"嵌入式确定性测试"。

EDT 是 Synopsys（新思科技）开发的一种片上压缩技术，用于减少测试数据量和测试时间。
它是一种硬件 IP，集成到芯片设计中，实现测试数据的压缩和解压缩。


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二、EDT的核心功能
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1. 测试数据压缩
   - 激励压缩（Stimulus Compression）：将 ATPG 生成的测试向量压缩后存入芯片
   - 响应压缩（Response Compression）：将芯片测试输出响应压缩后传出

2. 主要组件
   - Decoder（解码器）：在芯片内部将压缩的测试激励解压缩
   - Compactor（压缩器）：将测试响应进行压缩输出
   - BIST Controller：控制测试流程


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三、EDT的优势
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• 减少测试数据量：通常可减少 10x-100x 的测试数据
• 缩短测试时间：减少 ATE（自动测试设备）测试时间
• 降低测试成本：减少存储需求和测试时间
• 提高测试覆盖率：支持更高的故障覆盖率
• 减少引脚数量：通过串行化减少测试引脚需求


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四、EDT工作流程
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ATE → [压缩激励] → EDT Decoder → [解压缩激励] → DUT (芯片)
                                      ↓
DUT 响应 → [原始响应] → EDT Compactor → [压缩响应] → ATE


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五、EDT vs 传统扫描测试
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特性              传统扫描          EDT
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测试数据量         大              小（压缩后）
测试时间           长              短
硬件开销           无              需要 EDT IP
ATE 存储需求       高              低
适用场景           小规模设计      大规模 SoC


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六、EDT在DFT流程中的位置
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1. RTL 阶段：插入 EDT IP
2. 综合阶段：综合 EDT 逻辑
3. DFT 插入：配置扫描链与 EDT 连接
4. ATPG：生成针对 EDT 架构的测试向量
5. 验证：验证 EDT 功能和测试覆盖率


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七、相关工具
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• Synopsys TetraMAX：ATPG 工具，支持 EDT
• Synopsys Design Compiler：综合 EDT IP
• Synopsys IC Compiler：布局布线时考虑 EDT


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八、注意事项
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1. 面积开销：EDT IP 会占用一定的芯片面积
2. 时序影响：需要考虑 EDT 对时序的影响
3. 功耗：测试模式下功耗可能增加
4. 兼容性：需要与现有的 DFT 架构兼容


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九、其他类似的压缩技术
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• MBC（Multi-Bit Compact）：Mentor Graphics 的方案
• OPIOM（On-Chip Parallel Input/Output Module）：其他厂商的方案
• IEEE 1687 (IJTAG)：标准化的测试访问端口


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总结
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EDT 是现代大规模 SoC 设计中常用的 DFT 技术，特别适用于需要高测试覆盖率且测试
成本敏感的设计。通过硬件级别的压缩和解压缩机制，显著降低了测试成本和测试时间。

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